| Titre : | Le langage VHDL |
| Auteurs : | Jacques Weber, Auteur |
| Support: | Livre |
| Editeur : | PARIS DUNOD, 2016 |
| ISBN/ISSN/EAN : | 978-2-10-072688-2 |
| Langues: | Français |
| Résumé : |
Cet ouvrage s'adresse aux étudiants des licences et des masters EEA ainsi qu'aux élèves des écoles d'ingénieurs.
L'utilisation d'un langage de description évolué comme VHDL ou Verilog dans la modélisation et la conception des circuits intégrés est aujourd'hui indispensable. VHDL poursuit son évolution pour développer ses capacités de vérification. La bibliothèque OSVVM (Open Source VHDL Verification Methodology), dernière avancée dans ce domaine, fait l'objet d'un nouveau chapitre dans cette cinquième édition. Cet ouvrage est construit en cinq parties : Les concepts de base de la description et de la simulation des circuits avec VHDL. La mise en oeuvre du langage pour la conception, La sémantique du langage et les outils de modélisation, La syntaxe du langage VHDL, Le standard VHDL 2008 et la bibliothèque OSVVM. |
Exemplaires (3)
| Cote | Support | Localisation | Disponibilité | Emplacement |
|---|---|---|---|---|
| T8/5678 | Livre | Bibliothèque centrale El Allia | Disponible | Magazin |
| T8/5678 | Livre | Bibliothèque centrale El Allia | Disponible | Magazin |
| T8/5678 | Livre | Bibliothèque centrale El Allia | Disponible | Magazin |
